全球首屆Chiplet峰會(ChipletSummit)于1月24日至26日在美國硅谷召開,芯啟源受邀參加此次峰會同與會專家共同展望Chiplet時代的半導體產(chǎn)業(yè)趨勢及挑戰(zhàn)。

　　英特爾代工服務事業(yè)部(Intel Foundry Services)、開放計算項目(Open Compute Project)、應用材料公司(Applied Materials)等國際知名企業(yè)、項目及聯(lián)盟的創(chuàng)始人和工程師出席本次峰會。

芯啟源芯片執(zhí)行副總裁JimFinnegan

　　26日,芯啟源芯片執(zhí)行副總裁JimFinnegan在峰會上進行了主旨演講,內容涵蓋:

　　推動Chiplet技術產(chǎn)生的背景;

　　對于DPU芯片這種本身設計復雜、軟硬件需要協(xié)同設計驗證的芯片,采用Chiplet技術會帶來哪些實際挑戰(zhàn)和障礙;

　　Chiplet技術在芯啟源DPU芯片中的實際應用;

　　芯啟源是如何通過采用MimicPro原型設計和仿真平臺來解決Chiplet仿真面臨的挑戰(zhàn)。

　　推動Chiplet技術產(chǎn)生的背景

　　英特爾聯(lián)合創(chuàng)始人Gordon Moore于1965年在《把更多組件放在集成電路上》(Cramming more components onto integrated circuits)中正式提出著名的摩爾定律的同時,還提出了Chiplet最初的概念模型,他指出“用較小的功能構建大型系統(tǒng)更為經(jīng)濟,這些功能是單獨封裝和相互連接的”。

　　隨著Dennard縮放定律和Moore定律接近終結,依靠單顆die滿足日益增長的功能和性能需求越來越不可行,這不僅僅體現(xiàn)在晶體管密度、功耗等等技術限制,從成本角度也越來越不可行,具體表現(xiàn)在:

　　1.單個晶體管成本在3Dfinfet時代不再呈現(xiàn)下降趨勢

　　Source“Measuring Moore’s Law”, Kenneth Flamm, 17.Nov

　　2.隨著單顆芯片集成功能越來越多,芯片面積越來越大,良率(yield)也會降低,導致單個晶體管成本上升

3.先進工藝的流片成本越來越高

　　延續(xù)摩爾定律經(jīng)濟效益:高速互聯(lián)&異構集成

　　AMD較早地采用了Chiplet架構,并發(fā)現(xiàn)其優(yōu)秀的性價比優(yōu)勢:

2021/6“AMD on Why Chiplets and Why now?”

　　Chiplet技術將原本一塊復雜的SoC芯片分解為小的芯粒,其模塊化設計的概念,將有利于架構設計的重新劃分和創(chuàng)新,實現(xiàn)芯片的不同功能區(qū)解耦,有利于一些芯粒的復用,形成系列化產(chǎn)品,可實現(xiàn)低設計成本、低制造成本、高良率,并且縮短產(chǎn)品商用上市時間和后續(xù)產(chǎn)品的迭代周期。

　　與傳統(tǒng)SoC相比,Chiplet將不同的小芯粒通過先進封裝形成系統(tǒng)芯片,目前業(yè)內眾多企業(yè)正在引入Chiplet技術。Chiplet技術的出現(xiàn)是產(chǎn)業(yè)鏈提高生產(chǎn)效率的必然選擇,也是未來幾年復雜soc的主要芯片設計形式。

　　芯啟源DPU芯片采用先進的Chiplet技術

　　在芯啟源最新的第四代智能網(wǎng)卡架構中,通過應用Chiplet技術,極大的提升了自有智能網(wǎng)卡的性能;同時通過支持與第三方芯片的Die-To-Die互聯(lián),還可以集成更多的特定專業(yè)領域的芯片。

　　在性能和功能豐富度有飛躍式提升外,其下一代智能網(wǎng)卡芯片NFP7000為芯啟源的客戶提供了更多業(yè)務場景的支持能力。通過Chiplet技術選擇不同數(shù)量和類型的芯粒組合能夠實現(xiàn)入門級、中端、高端三類SoC系列芯片:

　　入門級:1個I/O芯粒加一個processor芯粒;在PCIe側,支持16對serdes、4個PCle控制器;網(wǎng)絡側支持4對serdes,支持4x25/100G,2x200G,1x400G網(wǎng)絡;能夠支持2個LPDDR接口。

　　中端:通過各2個I/O芯粒和processor芯粒互聯(lián),實現(xiàn)性能的成倍疊加。

　　高端:高端級SoC封裝多達4個I/O芯粒和4個processor芯粒;PCle支持64個serdes,16個控制器;網(wǎng)絡側最多32個serdes;能夠支持8個LPDDR4x/5接口。

多個小芯片(Chiplets)的擴展互聯(lián)

　　通過DPU芯片的Chiplet技術能夠完全覆蓋25G到400G的各類接口需求,提供高性能網(wǎng)絡和host接口,能以線速或網(wǎng)絡中的可用速度解析、處理數(shù)據(jù),不再需要為不同的細分市場做不同的mask設計,實現(xiàn)高靈活度、高性能、低成本的硅片重用,更好的適應應用場景的需求。

　　Chiplet芯片設計新生態(tài)

　　芯啟源具有完全自主知識產(chǎn)權的DPU芯片,其內部結構主要包括硬件協(xié)處理器、流處理器、PCIe主機接口模塊以及內外部高速緩存和內存接口組成。下一代NFP7000芯片則基于Chiplet技術,采用die-to-die互聯(lián)統(tǒng)一標準UCIe,不僅支持芯啟源芯粒的die-to-die互聯(lián)封裝,還能夠實現(xiàn)異廠家多芯片異構集成。

　　對于Chiplet當前的發(fā)展情況,芯啟源研發(fā)副總裁陳盈安在之前的會議中也回顧了在Marvell期間參與“MoChi”互連架構開發(fā)的經(jīng)歷,各家廠商在die-to-die互連技術上,正逐步從私有標準、私有協(xié)議走向開放標準和協(xié)議,正如如UCIe聯(lián)盟的誕生。

　　隨著行業(yè)開放標準建立,越來越多廠商可以參與到生態(tài)中來,未來的系統(tǒng)廠商概念將會是不同芯粒的集成。芯啟源智能網(wǎng)卡架構采用靈活可編程架構以及Chiplet技術,具備高度的可擴展性,能夠適用于多種產(chǎn)品形態(tài)及解決方案,結合所打造的DPU生態(tài),提供了開放,可編程的應用生態(tài)。

　　Chiplet技術雖然有著上述優(yōu)點,但同時在EDA工具鏈上面臨著很多技術難題。比如在增加系統(tǒng)復雜性的同時加劇了對于仿真器功能和性能的挑戰(zhàn),對仿真加速器的可擴展規(guī)模及FPGA利用率提出了更高要求等。

　　芯啟源在Chiplet仿真方面的性能、可擴展性、工程效率、生態(tài)系統(tǒng)開放性和安全性思考和實踐,如何通過采用其MimicPro原型設計和仿真平臺解決。

　　展望Chiplet對半導體產(chǎn)業(yè)鏈的影響,芯啟源研發(fā)副總裁陳盈安此前暢想過Chiplet產(chǎn)業(yè)未來的商業(yè)模式:如RISC-V架構CPU可作為die單獨提供,芯啟源也可以將之集成到其DPU產(chǎn)品中,應用于某一商業(yè)場景。芯啟源從創(chuàng)始之初就一直保持著一個開放的開源社區(qū)生態(tài),希望能夠與全行業(yè)共同推動Chiplet產(chǎn)業(yè)進步。